Відмінності між версіями «Статична оперативна пам'ять з довільним доступом(SRAM).СПК»
(Створена сторінка: '''Статична оперативна пам'ять з довільним доступом (SRAM, static random access memory)''' — напівпровід...) |
(→Двійкова SRAM) |
||
| Рядок 3: | Рядок 3: | ||
== Двійкова SRAM == | == Двійкова SRAM == | ||
| − | [[Файл:250px-SRAM Cell (6 Transistors).svg.png|міні]] | + | [[Файл:250px-SRAM Cell (6 Transistors).svg.png|міні|Шеститранзисторна комірка статичної двійкової пам'яті (1 біт) SRAM]] |
Типова комірка статичної двійкової пам'яті (бінарний тригер) по КМОН-технології складається з двох перехресно (кільцем) з'єднаних інверторів і ключових транзисторів для підключення до комірки. Лінія WL (Word Line) керує двома транзисторами доступу. Лінії BL і BL (Bit Line) — бітові лінії і для запису даних і для зчитування даних. | Типова комірка статичної двійкової пам'яті (бінарний тригер) по КМОН-технології складається з двох перехресно (кільцем) з'єднаних інверторів і ключових транзисторів для підключення до комірки. Лінія WL (Word Line) керує двома транзисторами доступу. Лінії BL і BL (Bit Line) — бітові лінії і для запису даних і для зчитування даних. | ||
Версія за 15:22, 11 листопада 2014
Статична оперативна пам'ять з довільним доступом (SRAM, static random access memory) — напівпровідникова оперативна пам'ять, в якій кожен двійковий розряд зберігається в схемі з додатним зворотним зв'язком, що не потребує регенерації, необхідної в динамічній пам'яті (DRAM). Але зберігати дані без перезапису SRAM можливо тільки поки є живлення, тобто SRAM залишається енергозалежним типом пам'яті. Довільний доступ (RAM — random access memory) — можливість вибирати для запису/зчитування будь-який з бітів (частіше байтів, залежить від особливостей конструкції), на відміну від пам'яті з послідовним доступом (SAM — sequential access memory).
Двійкова SRAM
.svg.png){kind=spacer}
Типова комірка статичної двійкової пам'яті (бінарний тригер) по КМОН-технології складається з двох перехресно (кільцем) з'єднаних інверторів і ключових транзисторів для підключення до комірки. Лінія WL (Word Line) керує двома транзисторами доступу. Лінії BL і BL (Bit Line) — бітові лінії і для запису даних і для зчитування даних.
Запис. При подачі «0» на лінію BL чи BL паралельно включені транзисторні пари (M5 і M1) і (M6 і M3) утворюють логічні схеми 2АБО, наступна подача «1» на лінію WL відкриває транзистор M5 чи M6, що приводить до відповідного переключення тригера.
Зчитування. При подачі «1» на лінію WL відкриваються транзистори M5 і M6, рівні записані в тригері виставляються на лінії BL і BL і попадають на схеми зчитування.
